Маркировка ИМС динамической ОП

Интегральные микросхемы синхронной динамической памяти.

Все сигналы стробируются по положитель-ному перепаду синхроимпульсов. Комби-нация управляющих сигналов в каждом такте кодирует определённую команду. С помощью этих команд организуется та же последовательность внутренних сигналов RAS и CAS.

SD RAM (Synchronous DRAM).

Быстродействующая синхронная динами-ческая память, работающая на частоте сис-темной шины 66, 100, 133 МГц.

Лучший пакетный цикл 5-1-1-1.

SD RAM отличается использованием пос-тоянно присутствующего сигнала тактовой f системной шины. Это позволяет создавать внутри МС высокопроизводительный кон-вейер на основе ячеек DRAM со временем доступа 50-70 нс. Конвейерная адресация позволяет инициировать очередной цикл обращения до завершения предыдущего.

Все входные сигналы считаются действи-тельными во время положительного пере-пада тактового сигнала Clock.

Текущая команда определяется комбина- цией сигналов на входах при низком уров- не сигнала на входе CS.

Первые данные пакета появляются через определенное кол-во тактов после коман- ды. Это число называется Cas Latency (CL).

SD RAM – устройство с программируемы- ми параметрами.

Длина пакетного цикла 1, 2, 4, 8 или 256 элементов.

Задержка данных (кол-во тактов) относи-тельно команды чтения программируется для оптимального согласования быстроде-йствия памяти с частотой системной шины.

DDR SDRAM (Dual Data Rate).

Синхронная динамическая ОП с двойной скоростью передачи данных. Память осу-ществляет пересылку данных два раза за такт. Сигнал синхронизации подается по дифференциальной форме по 2^ум линиям Clock и Clock#.

Clock

Clock#

пересылка данных

Частота системной шины 100, 133, 166, 200, 216, 250, 266 МГц.

По стандарту JEDEC микросхемы обозна-чаются как DDR 200 (f=100 МГц), DDR 256 (f=133 МГц).

DDR2 SDRAM.

Обмен данными происходит также на уд-военной частоте синхронизации. Микрос-хемы DDR2 с f 200, 266, 333, 400 МГц по стандарту обозначаются DDR2-400, DDR2-532 и т.д.

МС имеют внутренние резисторы – терми-наторы, подключенные к линиям данных и всем сигнальным линиям, работающих на удвоенной частоте. Эти терминаторы упра-вляются через внешний вход ODT и внут-ренний регистр режима.

Назначение терминаторов: улучшение ка-чества сигналов, передаваемых на высоких частотах.

При инициализации микросхем выбирается сопротивление терминаторов: 75 Ом, 150 Ом, отключено.

Длина пакетного цикла – 4 передачи.

Запоминающий элемент работает на f в 4 раза < f передачи данных (в 2 раза < так-товой f).

Однако, разрядность ячейки в 4 раза > , чем разрядность данных МС.

Такое решение обеспечивает высокую ско-рость передачи, а понижение f ядра – сни-жение потребляемой мощности.

RD RAM (RAM Bus DRAM).

Синхронная память, обеспечивающая 2 передачи данных в такте на частотах сис-темной шины 400, 800 МГц.

Разрядность шины данных 16 бит.

Подсистема памяти состоит из контролле- ра ОП, канала и ИМС памяти. На канале может быть установлено до 32 ИМС.

RD RAM применяют в ячейке памяти с временем доступа 32-53 нс.

Интерфейс имеет малый размах сигнала.

U⁰_вых=1.8 В, U¹_вых=1 В.

контроллер канал

ОП

Маркировка ИМС динамической ОП.

Современные ИМС dram имеют t доступа 32-250 нс. Емкость ИМС – 1-1024 Мбит. Разрядн. ячейки: 1, 4, 8, 9, 16, 18, 32, 36, 64.

Последние 3 цифры цифровой части марки- ровки указывают разрядн. ячейки в битах.

0 0 0 – 1 бит 1 0 0 – 1 бит

4 0 0 – 4 бита 1 6 0 – 16 бит

Ненулевое значение последней цифры мо-жет задавать тип памяти, например EDO.

Перед разрядностью ячейки указывается емкость в Мбитах.

Первые одна или две цифры цифровой части указывают на то, что это ИМС ОЗУ.

Перед цифровой частью указывается имя производителя (HM – Hitachi, KM – Samsung, M – Oki, TMM – Toshiba, (n) PD – NEC, MCN – Motorola, WF – Wafer).

Через дефис указывается время доступа в единицах или десятках нс.

WF 26 16 165 BJ - 6

фир- О ем- раз- t доступа 60 нс

ма З ко- рядность 16б

У сть 16Мб

Организация: 1М*16б

1М*2Б

Емкость: 2МБ

У синхронных ИМС DRAM через дефис указывается спецификация, которая опре-деляет тактовую частоту.