Методы Изоляции элементов друг от друга в микросхемах 3 страница

I—

к-

Вход В—|-

 

Рисунок 9 - Вентиль И-НЕ с двумя входами, построенный на n-канальных нормально

закрытых МОП-транзисторах.

Устройство р-МОП-вентилей в основном аналогично n-МОП-схемам. Однако р- канальные МОП-транзисторы работают при отрицательном напряжении на затворе и стоке по отношению к истоку. Поэтому р-МОП-вентили, подобные изображенному на

рис. 10 инвертору, имеют отрицательное питающее напряжение, и уровни потенциала на выходе у них отрицательные.

+VDD

:r

-Выход

D

\~У

Вход у

Рисунок 10 - p-МОП-инвертор.

МОП-транзисторы отличаются очень высоким сопротивлением для тока затвора, вследствие чего в статическом состоянии МОП-вентили практически не потребляют тока от управляющих ими схем. Это означает, что они имеют большой коэффициент разветвления по выходу. Наряду с этим они позволяют достичь сравнительно высокой плотности упаковки логических элементов в интегральной схеме. С другой стороны, емкости, образующиеся между затвором МОП-транзистора, истоком, стоком и подложкой, довольно значительны. Поэтому вентили на МОП-транзисторах отличаются меньшим быстродействием по сравнению с биполярными семействами—эти емкости должны успеть перезарядиться, прежде чем произойдет переключение. Кроме того, ток, перезаряжающий емкости, должен поступать от управляющего вентиля, что приводит к значительному увеличению рассеиваемой мощности при высокой частоте переключения.

ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ НА КМОП-СТРУКТУРАХ

Комплементарная логика — это широко применяющееся семейство со стандартными техническими характеристиками, которые соблюдаются всеми фирмами-изготовителями. КМОП — это сокращение от слов комплементарный, металл, окисел, полупроводник, отражающих тот факт, что в одной и той же схеме присутствуют как n-канальные, так и p- канальные МОП-транзисторы. Все транзисторы в этих схемах нормально закрытые. КМОП-вентиль состоит из двух частей, одна из которых понижает потенциал на выходе при определенных условиях на входе, а другая, наоборот, повышает уровень выходного сигнала при других сигналах на входе. Обе части выполнены в виде схем с непосредственной связью.

На рис. 11 показан КМОП-инвертор. «Понижающая» часть инвертора представлена n-канальным нормально закрытым МОП-транзистором, сток которого соединен с выходом, а исток — с землей. «Повышающая» часть представлена p-канальным нормально закрытым МОП-транзистором, сток которого соединен с выходом, а исток — с линией положительного питающего напряжения Vdd . Вход инвертора соединен с затворами обоих транзисторов.

I—D

I—1 S нормально -закрытый

 

DD

I ' S н-канальный

Выход

Вход

Рисунок 11 - КМОП-инвертор.

n-канальный транзистор открывается, когда напряжение на входе превышает пороговую величину для вентиля Vt. Тем самым на выходе устанавливается низкий потенциал. В противном случае этот транзистор имеет большое сопротивление и не влияет на уровень выхода. p-канальный транзистор работает при потенциале истока более высоком, чем потенциал стока. Он открывается, когда потенциал затвора в достаточной мере меньше потенциала истока, равного Vdd . Таким образом, всякий раз, когда потенциал на входе ниже Vdd на величину, превышающую пороговое напряжение вентиля Vt , этот транзистор открывается, благодаря чему на выходе устанавливается высокий потенциал. В противном случае p-канальный транзистор имеет большое сопротивление и не влияет на уровень выходного сигнала. Легко убедиться, что в рамках положительной логики при логической 1 на входе инвертора нижний транзистор обеспечивает логический 0 на выходе, а при логическом 0 на входе верхний транзистор повышает уровень на выходе до логической 1.

В качестве еще одного примера КМОП-элементов рассмотрим вентиль ИЛИ-НЕ с двумя входами, изображенный на рис. 12. «Понижающая» часть вентиля состоит из двух n-канальных МОП-транзисторов, соединенных параллельно, с заземленными истоками. Затвор каждого из этих транзисторов соединен с одной из двух входных линий. Когда потенциал па какой-либо входной линии превышает пороговое напряжение Vt , соответствующий транзистор открывается и на выходе устанавливается низкий потенциал. В противном случае оба эти транзистора действуют как резисторы с большим сопротивлением и не влияют на уровень выходного сигнала.

 

 

 

Вход А

Вход В

Рисунок 12 - Двухвходовой КМОП-вентиль ИЛИ-НЕ.

G | м-i /т-канальный

Р *нормШНо -закрытый

р~ канатный п 1с НвРтпьно-закоытыи

«Повышающая» часть вентиля представлена двумя p-канальными МОП- транзисторами, соединенными последовательно. Затвор каждого из этих транзисторов соединен с одним из входов. Когда на обоих входах потенциал ниже Vdd на величину, превышающую пороговое напряжение вентиля Vt , оба транзистора открываются и поднимают уровень потенциала на выходе. В противном случае они действуют как резисторы с высоким сопротивлением и не влияют на уровень выходного сигнала.

НЕ с двумя входами

В рамках положительной логики при логической 1 на любом входе нижняя часть схемы понижает уровень на выходе до логического 0, а когда на оба входа подан логический 0, верхняя часть схемы обеспечивает логическую 1 на выходе. Таким образом, вентиль реализует логическую операцию ИЛИ-НЕ. В табл. 4 описано поведение вентиля. Как видно из таблицы, нижняя часть схемы формирует на выходе логический 0, а верхняя — логическую 1.

А	В	Выход нижней части	Выход верхней части	Выход
		-
			-
			-
			-

Таблица 4 - Поведение КМОП-вентиля ИЛИ-

 

КМОП-вентили, реализующие операцию И-НЕ, можно построить, соединив последовательно n-канальные транзисторы «понижающей» части и параллельно соединив p-канальные транзисторы «повышающей» части. Вентиль подобного типа изображен на рис. 13.

 

Вообще говоря, можно построить КМОП-вентили, реализующие любое булево выражение при соблюдении ограничений, присущих n-МОП-вентилям. Сначала формируется «понижающая» часть вентиля в виде последовательно-параллельной конфигурации n-канальных транзисторов, в которой ИЛИ реализуется путем
параллельного соединения, а И — последовательного. Затем в противоположной манере формируется «повышающая» часть схемы путем последовательного соединения р- канальных транзисторов для операции ИЛИ и параллельного для операции И. На выходе значение полученного выражения инвертируется.

КМОП-логика обладает несколько более сложной структурой, чем n-МОП и р- МОП, и поэтому на ее основе нельзя достичь столь же высокой плотности. Однако эта структура даст одно примечательное преимущество над всеми другими распространенными логическими семействами. В этих схемах нет постоянных проводящих путей между линией питания и землёй. Вследствие этого мощность, потребляемая в периоды постоянства входных сигналов, незначительна. Последнее свойство очень важно для тех применении, когда питание поступает от батарей.

Существенная мощность потребляется, однако, во время переключений. Это происходит по двум причинам. Первая связана с наличием емкостей в схеме, возникающих преимущественно между электродами MOII-транзисторов. Эти емкости должны перезаряжаться всякий раз при переключении вентиля. Вторая причина заключается в том, что во время изменении входных сигналов и «понижающий», и «повышающая» части схемы в определенной степени открыты. В результате между линией Vdd и землей кратковременно возникает «сквозной ток». Рассеиваемая вентилями мощность возрастает с повышением частоты переключении.

Коэффициент разветвления по выходу у КМОП-вентилей очень высок, так же как и для n-МОП и p-МОП-вентилей, поскольку полевые транзисторы имеют чрезвычайно высокое входное сопротивление. Однако существенные емкости в выходных цепях, присущие КМОП-вентилям, снижают их быстродействие. Дело в том, что МОП- транзисторы имеют существенное сопротивление в открытом состоянии, и это ограничивает ток, заряжающий или разряжающий емкости выходных цепей.

КМОП-вентили могут работать в широком диапазоне питающего напряжения. В частности, Vdd может иметь любое значение в пределах от 3 до 15В для стандартных КМОП-элементов, потому что уровень потенциала на выходе колеблется от почти 0В для логического 0 до величины, близкой к Vdd , для логической 1. Благодаря этому КМОП- логику можно совмещать с ТТЛ, выбрав Vdd равным +5В. В этом случае один КМОП- вентиль может управлять двумя входами стандартных ТТЛ-вентилей. С другой стороны, уровень выхода ТТЛ для логической 1 недостаточно высок, чтобы управлять входом КМОП-вентиля. Это затруднение можно обойти, подключив нагрузочный резистор около 2 кОм между входом ТТЛ-вентиля и линией питания с напряжением +5В, в результате чего уровень логической 1 в ТТЛ-вентиле приблизится к +5В. В этом случае один ТТЛ- вентиль сможет управлять большим количеством входных линий КМОП-вентилей.

2 ЗАПОМИНАЮЩИЕ УСТРОЙСТВА

Запоминающее устройство (ЗУ), или память,— это устройства, с помощью которого информация существует во времени, точнее, передается от одного момента к другому. Направление передачи, конечно, совпадает с направлением движения реального времени, а именно с движением вперед. Следовательно, ЗУ можно считать каналом, который позволяет передать в будущее информацию, сгенерированную в настоящем. Все последовательностные схемы и компьютеры в том числе, обладают свойством запоминания, и это позволяет их выходам в данный момент зависеть от входов в предыдущие моменты. Вообще говоря, этим свойством схемы обязаны запоминающим элементам, например триггерам. В центре нашего внимания будут структуры запоминающих устройств, состоящих из большого числа запоминающих элементов с некоторой регулярной структурой.

Организация запоминающего устройства определяет способы передачи информации в устройство и из него. Обычно информация передается порциями, состоящими из фиксированного числа битов и называемыми словами. ЗУ можно представлять себе в виде некоторого пространства, состоящего из множества идентифицируемых позиций для размещения слов.

В некоторых ЗУ на каждую такую позицию отводятся свои фиксированные запоминающие элементы. В этом случае местоположение запоминающих элементов однозначно определяет позицию слова, называемую ячейкой. В других ЗУ слова перемещаются относительна множества запоминающих элементов, сохраняя

упорядоченность относительно друг друга. В этом случае позиция слова идентифицируется как временем, так и местоположением запоминающих элементов. Во всех случаях, когда слово информации передается в ЗУ, оно помещается в некоторую конкретную позицию. Этот процесс называете» записью в память. С другой стороны, когда информация передается из памяти, она также выбирается из некоторой конкретной позиции, (обычно информация в этой позиции сохраняется). Этот процесс называется считыванием из памяти.

Существуют различные способы выбора той позиции, для которой производится операция записи или чтения. Средства выбора позиции, и передачи информации в позицию или из нее образуют средства доступа (или выборки). ЗУ делятся на два главных типа: ЗУ с произвольным доступом и ЗУ с последовательным доступом. К первому типу относят ЗУ, в которых доступ к любой позиции требует примерно одного и того же времени. Другими словами, мы можем наугад выбрать позицию, и это не отразится на времени, которое затрачивается на чтение или запись. Ко второму типу относят ЗУ, доступ к которым возможен лишь в определенном порядке. В последующих разделах мы рассмотрим ЗУ обоих названных типов.

ОРГАНИЗАЦИЯ ЗУ С ПРОИЗВОЛЬНЫМ ДОСТУПОМ

Память с произвольным доступом — это такое ЗУ, в котором элемент данных, запомненный в ячейке, может быть непосредственно считан. Время, необходимое для выборки данной ячейки, оказывается примерно тем же, что и для любой другой ячейки. Каждая ячейка содержит фиксированное число запоминающих элементов и имеет свой идентифицирующий номер. Идентифицирующий номер, состоящий из фиксированного числа битов, называется адресом ячейки. Наличие адресов позволяет различать ячейки при обращении к ним для выполнения операций записи и чтения.

В общем случае ЗУ с произвольным доступом состоит из нескольких блоков, или модулей. Для полупроводниковой памяти модули обычно реализуются в виде отдельных
интегральных схем. Состав и функции внешних сигнальных линий выбираются с таким расчетом, чтобы облегчить работу в системе с шинной организацией связей. В число таких линий входят линии для задания адреса слова, к которому производится обращение, линии, по которым передаются данные в модуль или из модуля, и несколько управляющих линий, позволяющих задать нужную операцию (запись или чтение).

МОДУЛЬ ПАМЯТИ	■»

ЛИНШ ^

АДРЕСА \

' ЛИНИИ

		*■
	МОДУЛЬ ПАМЯТИ	^ 1
		ш *

ЛИНИИ

Выборка мофгя '

лтт

входных

ДАННЫХ

.линии

выходных

данных

Существует довольно много разновидностей модулей с набором внешних сигналов, соответствующих различным типам шин, однако большинство модулей можно отнести к одной из двух основных моделей, показанных на рис. 14. Различаются они только линиями данных. У модели на рис. 14(a) имеется лишь один комплект линий данных, по которым передаются как поступающие данные при записи, так и выдаваемые данные при чтении. Модель на рис. 14 (б) содержит два раздельных комплекта линий для поступающих и выдаваемых данных.

Запись —

Выборка тЩаа

Ю (<0

Рисунок 14 - Линии внешних сигналов в модулях памяти с произвольным доступом. (а) Модуль с двунаправленными линиями данных. (б) Модуль с раздельными линиями для

поступающих и выдаваемых данных.

Обе модели имеют комплект адресных линий, сигналы на которых определяют ячейку, к которой осуществляется обращение для считывания или записи данных. В обеих моделях управляющая линия «запись» задает режим записи («запись»=1) или режим чтения («запись»=0). Наконец, управляющая линия «выборка модуля» в обоих случаях либо разрешает выполнение операций чтения/записи в данном модуле («выборка модуля» =1), либо запрещает ее выполнение («выборка модуля»=0).

Для того чтобы модули памяти, соответствующие любой из двух моделей, можно было включать в многомодульную систему ЗУ с шинной организацией, на линиях выдачи данных (т. е. на линиях данных в модели рис. 14(a) и на линиях выходных данных в модели на рис. 14(б)) используются вентили, допускающие монтажную логику. Модуль памяти любой модели выдает данные на выходные линии только при чтении; во всех остальных ситуациях этими линиями могут пользоваться другие модули памяти или устройства, подключенные к линиям. Это особенно важно для случая на рис. 14(a), поскольку при записи для передачи данных в ЗУ должны использоваться те же линии.

Состояние линий выходных данных, когда в модуле не выполняется чтение, конечно, зависит от типа монтажной логики. Например, для монтажного И на схемах ТТЛ с открытым коллектором состояние на свободной линии должно соответствовать логической 1, поскольку в данном случае 0 доминирует над 1 и, следовательно, другое устройство или модуль памяти сможет задать нужное ему состояние на линии. Для монтажного ИЛИ свободное состояние должно быть логическим 0. Для тристабильной монтажной логики свободное состояние — это, конечно, третье состояние с высоким импедансом, эквивалентное отсутствию соединения с линией. В любом случае линия выходных данных оказывается в свободном состоянии, когда либо подана логическая 1 на линию «запись», либо подан логический 0 на линию «выборка модуля».

ВНУТРЕННЯЯ ОРГАНИЗАЦИЯ ЗУ С ПРОИЗВОЛЬНЫМ ДОСТУПОМ

Рассмотрев внешние характеристики типичных модулей памяти с произвольным доступом, перейдем теперь к их внутренней организации. Одна из возможных схем, позволяющая выбирать нужную ячейку и осуществлять передачу информации в нее или из нее, представлена на рис. 15. В запоминающем элементе для хранения одного бита слова применяется асинхронный RS-триггер. Помимо триггера, каждый запоминающий элемент содержит вентили для передачи информации между триггером и внутренними линиями данных.

линии

ВЫБОРКИ СЛОВА >

ЗАПОМИ­

НАЮЩИЙ

ЭЛЕМЕНТ

ЗАПОМИ­

НАЮЩИЙ

ЭЛЕМЕНТ

* <1

вагшсь

ЗАПОМИ­		ЗАПОМИ­		ЗАЛОМИ-
НАЮЩИЙ	>	НАЮЩИЙ	ЙВ*— - а 1 “ !	НАЮЩИЙ
ЭЛЕМЕНТ		ЭЛЕМЕНТ		ЭЛЕМЕНТ

it

ii

Li

ЭАЛОМИ-		ЗАПОМИ­		запоми­
нАятий		НАЮЩИЙ	, н	нающий
ЭЛЕМЕНТ		ЭЛЕМЕНТ		ЭЛЕМЕНТ

к f | j

£х ВШ ни Въы Вх ВыА

ЛИНИИ ДАННЫХ

ЗАЛОМИ-I кающий

ЭЛЕМЕНТ

I

 

Рисунок 15 - Внутренняя организация памяти с произвольным доступом.

Одна из двух операций, чтение или запись, выполняется одновременно для всех элементов одной «строки». Каждая «строка» представляет собой ячейку для хранения слова и имеет свой адрес. Дешифратор «1 из 2n» служит для выбора ячейки по заданному адресу. На n входных линиях дешифратора возможны 2n комбинаций. Именно на них подается адрес нужной ячейки. Выходные 2n линий дешифратора называются линиями выборки слова. В зависимости от поданной на вход дешифратора комбинации какая-то одна линия выборки слова получает значение логической 1, а все остальные — логического 0. Каждая линия выборки слова используется как линия, разрешающая операцию чтения или записи во всех элементах строки.

В каждом столбце имеются по две внутренние линии: одна — для передачи данных в память (вход), а другая — из памяти (выход). Состояние линии «:выход» определяется состоянием запоминающего элемента в выбранной строке. Для этого выход триггера в каждом элементе логически умножается на сигнал «выборка слова», а логическая сумма всех результатов поступает в линию «:выход». Таким образом, чтение слова из памяти

осуществляется подачей адреса нужного слова на вход дешифратора и наблюдением состояния на линиях «выход».

Линия «вход» каждого столбца используется для передачи информации в запоминающий элемент выбранной строки при выполнении операции записи. Это осуществляется с помощью двух вентилей И на каждый запоминающий элемент, которые при наличии сигналов «выборка слова» и «запись» передают сигнал из линии «вход» на вход S триггера, а его дополнение — на вход R. Таким образом, запись слова в память производится заданием адреса нужной ячейки на входе дешифратора, а записываемого слова — на линии «вход» и затем — логической 1 на управляющей линии «запись».

Нужно обратить внимание, что в приведенном выше описании фигурировали сигналы на линиях «запись», «вход» и «выход», являющиеся внутренними для модуля памяти. Эти сигналы связаны с внешними по отношению к модулю сигналами с помощью соответствующих вентилей и буферных схем. Такая связь может быть реализована различными способами в зависимости от требуемых внешних характеристик модуля.

Например, внешние характеристики модуля на рис. 14(a) можно получить с помощью схемы рис. 16. На ней три внешние линии: «запись», «выборка модуля» и «данные». Внутренний сигнал «запись» получается как И от внешних сигналов «запись» и «выборка модуля». Внутренние линии «вход данных» и «выход данных» для каждого бита в слове соединяются с внешней линией «данные» через входную буферную схему и тристабильный выходной формирователь, как показано на рисунке. Тристабильный формирователь управляется сигналом И от сигнала «выборка модуля» и инверсии сигнала «запись». Таким образом, внешняя линия данных работает как двунаправленная, подавая информацию на линию входа данных при записи и принимая информацию с линии выхода данных при чтении.

Рисунок 16 - Связь между внешними и внутренними сигналами в модуле памяти.

 

ДВУМЕРНАЯ АДРЕСАЦИЯ

Недостаток рассмотренной схемы ЗУ произвольного доступа связан с большим размером адресного дешифратора. Например, при n = 10 адресный дешифратор должен иметь 210= 1024 выхода. Каждый выход должен быть соединен с запоминающим элементом в строке. Количество связей можно уменьшить, если часть функций дешифратора передать самому запоминающему элементу.

Чтобы показать, каким образом это может быть сделано, возьмем один столбец ЗУ с организацией, приведенной на рис. 15, и построим из него прямоугольную матрицу. При n=10 число запоминающих элементов равно 210. Можно построить матрицу размером 25х25 или в общем случае 2nx2n-m эту как показано на рис. 17. Каждый элемент исходного столбца теперь лежит на пересечении новых строки и столбца прямоугольной матрицы. Возьмем два дешифратора с n/2 входными и 2n/2 выходными линиями в каждом (будем считать, что n четно и матрица квадратная). При n=10 число 2n2 равно 32. Выходные линии одного дешифратора будут служить для выборки строки, а другого — для выборки столбца матрицы. Общее число выходных линий в дешифраторах при таком подходе равно 2n/2+2n/2=2n/2+1, что существенно меньше 2П линий при одном адресном

дешифраторе.

ЗАПОМИНАЮЩИЕ ЭЛЕМЕНТЫ

Рисунок 17 - Двумерная адресация ЗУ с произвольным доступом.

 

В каждом запоминающем элементе должна выполняться операция И над линиями выборки строки и столбца. Эта операция даст логическую 1 только для одного элемента, находящегося на пересечении выбранных строки и столбца, и логический 0 для всех остальных элементов, поскольку для них либо сигнал выборки столбца, либо строки будет равен 0. Выходной сигнал вентиля И выполняет функции сигнала выборки бита, который разрешает чтение или запись в данном элементе.

Аналогичные двумерные матрицы нужны для всех остальных битов в слове. Матрицы можно считать лежащими в параллельных плоскостях. Оба адресных дешифратора работают сразу на все плоскости, таким образом, все биты ячейки
адресуются одновременно. Полезно обратить внимание на то, что число выходных линий в дешифраторах при этом не увеличивается.

ЗУ С ВНУТРЕННЕЙ ДВУНАПРАВЛЕННОЙ ШИНОИ ДАННЫХ

Дальнейшее сжижение числа внутренних связей в модуле памяти с произвольным доступом можно получить за счет внутренних входных и выходных линий данных, показанных на рис. 15. Для этого обе линии данных каждого бита слова заменяются одной двунаправленной линией. При записи информация посылается по этой линии в выбранную ячейку. При чтении информация из выбранной ячейки выдается на эту же линию. Здесь вполне применима монтажная логика и методика ее использования. Применение монтажной логики позволяет получить еще и дополнительную экономию в связи с тем, что становятся ненужными вентили ИЛИ, присутствующие в каждом запоминающем элементе на схеме рис. 15 и связывающие все элементы столбца с выходной линией данных.

&Л/70ММНА ЮЩ. ИСХГ7е:М£МТ&Г

X

I

I

ь

ёФ в & «5, (Л а *■ х га

ё

I

 

 

ЛМРеСЛ СГОМБЦЛ

.^Я/Ит'Ь'С

Тф*Т

У7Р*НМИ

Рисунок 18 - ЗУ с двумерной адресацией и двунаправленной линией данных. Показана плоскость одного бита слов.

Такая схема модуля памяти приведена на рис. 18. На том же рисунке приведена логическая схема запоминающего элемента с изменениями, требующимися для двумерной

 

адресации и для работы с одной двунаправленной линией данных. Сигнал «запись» определяет направление передачи по линии данных. Логическая 1 на линии «запись», как и прежде, разрешает передачу данных в запоминающий элемент выбранной ячейки. Логический 0 разрешает обратную передачу. Это обеспечивается наличием в каждом запоминающем элементе вентиля И, на входы которого подаются три сигнала: инверсия «записи», «выборка бита» и выход триггера. Здесь применяется специальный вентиль И, позволяющий получить монтажное ИЛИ. Соединение выходов вентилей И с линией данных дает монтажное ИЛИ этих выходов.

ВЫБОРКА СТОЛБЦА С ПОМОЩЬЮ СЕЛЕКТОРА ДАННЫХ

Последняя рассмотренная схема часто встречается в варианте, представленном на рис. 19. Как следует из рисунка, здесь также используется двумерная адресация запоминающих элементов. Однако, вместо того чтобы выделять выбранный столбец в самом запоминающем элементе, выделение столбца делается «на границе матрицы» в специальном двунаправленном селекторе данных. Строка выбирается обычным способом. Данные между элементами и селектором в, каждом столбце передаются по отдельным двунаправленным линиям.

линий

АДРЕСА

СТОЛБЦА

Рисунок 19 - Двумерная матрица для одного бита памяти с произвольным доступом при использовании селектора данных для выборки столбца.

Запись

МШИ И

При чтении по линиям, соответствующим столбцам, содержимое всех элементов строки посылается в селектор, а селектор уже выбирает бит одного, столбца в соответствии с заданным адресом и выдает этот бит на выходную линию данных. При записи селектор возбуждает линию только одного столбца, соответствующего заданному адресу, подавая в нее значение входной линии данных. Это значение доминирует над значением, которое выдает в линию элемент выбранной строки. Специальные схемы в запоминающем элементе осуществляют как доминирование («старшинство») поступающего извне значения, так и сохранение этого значения в запоминающем элементе выбранной строки. В результате достигается дальнейшее снижение числа соединений, поскольку с помощью одной линии на столбец выполняется и выборка столбца, и передача данных.

Рассмотренные схемы позволяют понять общие принципы работы запоминающих устройств с произвольным доступом. Они обладает возможностями как запоминать информацию в заданной ячейке, так и получать ее из заданной ячейки. Такие ЗУ называются ЗУ со считыванием и записью или оперативными ЗУ, сокращенно ОЗУ. Во многих ситуациях желательно получать информацию из заданных ячеек, не имея возможности изменить их содержимое. ЗУ такого типа называют постоянными ЗУ или, сокращенно, ПЗУ.

ЭЛЕКТРОННЫЕ СХЕМЫ ОПЕРАТИВНОЙ ПАМЯТИ

По способу хранения информации в запоминающих элементах полупроводниковые ОЗУ делятся на две основные категории: статические и динамические. Статические элементы способны хранить информацию как угодно долго, пока подается электропитание. Все рассмотренные нами триггеры обладали этим свойством.

Динамические запоминающие элементы, напротив, способны хранить информацию только короткое время. Поэтому для сохранения информации ее нужно периодически обновлять, или, другими словами, регенерировать. В качестве динамического элемента, хранящего бит информации, можно воспользоваться заряженным конденсатором. Использование динамических элементов приводит к упрощению схем, снижению потребляемой мощности, а иногда и к повышению скорости работы.

Для обеих категорий оперативных ЗУ уже существует много различных электронных схем и еще больше, по-видимому, появится в будущем. Их разнообразие отражает не только разнообразие технологий (ТТЛ, МОП, КМОП, ЭСЛ и т. п.) и конструкций, но еще и разнообразие требований, предъявляемых к модулям памяти в отношении быстродействия, емкости, плотности упаковки логических элементов и потребляемой мощности.

Для иллюстрации мы выбрали и рассмотрим в этом разделе три типичных примера схем, хотя, конечно, из различных технических описаний можно получить детальные сведения о многих других вариантах ОЗУ. В качестве примеров мы выбрали статическое ОЗУ на ТТЛ-схемах, а также статическое и динамическое ОЗУ на МОП-схемах.