Буферные запоминающие устройства буквенно-цифровых СОИ

Особенности построения цифровых узлов СОИ

Буферные запоминающие устройства (БЗУ) выполняют как модули ОЗУ с произвольной выборкой на основе полупроводниковых накопителей – БИС ОЗУ Н_К, объединяемых в прямоугольную матрицу из m_C рядов по m_P БИС в каждом ряду. Такая организация обеспечивает требуемые число ячеек памяти ЗУ N_ЗУ и их разрядность n_ЗУ. В модуль ЗУ входят также схемы согласования выходных и входных информационных и адресных сигналов и схема дешифратора адреса.

Требуемая разрядность n_ЗУ БЗУ и число ячеек памяти N_ЗУ определяется в соответствии с выражениями

n_ЗУ = n_а; N_ЗУ = N_ЗНС * N_ТС,

а информационная емкость -

C_БЗУ = N_ЗУ * n_ЗУ.

Требуемое быстродействие (разрешающая способность) определяется исходя из требуемого времени выборки относительно адреса:

t_А £ b_Г (1 - a_С) / (N_ЗНТС f_С) – t_вПЗУ – t_DCrA - t_DСОГЛ,

где t_вПЗУ - время выборки ПЗУ знакогенератора; t_DCrA и t_DСОГЛ - время задержки в счетчике адреса и согласующих схем.

Выбор типа БИС ОЗУ из выпускаемых промышленностью определяется требуемым быстродействием и информационной емкостью БЗУ. Разрядность накопителя n_НК должна быть кратна разрядности БЗУ n_ЗУ. Коэффициент кратности определяет число БИС ОЗУ Н_К m_P в ряду матрицы накопителей и должно быть целочисленным:

n_НК = n_ЗУ / m_P.

Аналогичные условия накладываются относительно числа ячеек памяти накопителя N_НК:

N_НК = N_ЗУ / m_СТ.

Тогда общее количество БИС ОЗУ Н_К, входящих в модуль ЗУ

m = m_P * m_СТ.

При m_P ¹ 1 и m_С ¹ 1 организуют ЗУ (форматирование информационных входных и выходных цепей модуля), объединяя все одноименные информационные входы D_i и выходы Q_i m_C БИС входящих в один столбец матрицы накопителей. Объединение информационных входов осуществляют непосредственно, объединение же информационных входов зависит от типа выходных цепей БИС: для БИС с ТТЛ-выходами объединение производят с помощью логической схемы “ИЛИ”; выходы с открытым коллектором объединяют по схеме “монтажного ИЛИ”; выходы БИС с высокоимпедансным состоянием объединяют непосредственно (рекомендуется применять).

Адресацию ячеек памяти организуют по двухкоординатному принципу – выбор ряда матрицы накопителей осуществляется по входам выбора микросхем ВК (вход обеспечения высокоимпедансного состояния), выбор же ячеек памяти в ряду – по адресным входам БИС, объединяя одноименные адресные разряды. При этом из k = ] log₂ N_ЗУ [ адресных разрядов модуля ЗУ k₁ = ] log₂ N_НК [ разряд выделяют для адресации ячеек памяти в пределах одного ряда матрицы накопителей, а k₂ = k – k₁ старших разрядов - для адресации рядов матрицы. Для реализации последней применяют дешифратор k₂ - разрядного кода в унитарный десятичный код. Каждый выход дешифратора подключают к объединенным входам выбора микросхем ВК одного ряда накопителей. Для реализации последней применяют дешифратор k₂ – разрядного кода (дешифратор двоичного кода в унитарный десятичный). Каждый выход дешифратора подключается к объединенным входам ВК одного ряда матрицы накопителей

Чтобы определиться с требуемой нагрузочной способностью микросхем определяют токи и емкость нагрузки:

по информационным входам –

,

где  и  - входные токи при “0” и “1” на одном информационном входе ИМС; С_1вх - входная емкость по одному входу; С_0вх - паразитная входная емкость, включая монтажную;

по информационным выходам БИС ОЗУ Н_К с высокоимпедансным состоянием

Приведем пример функциональной схемы модуля БЗУ емкостью 3Кх8, построенного с использованием БИС ОЗУ Н_К емкостью 1Кх4 (рис. 1). Здесь разрядность кода знака – 8, разрядность адреса – 12, m_СТ = 3, m_P = 2, k₁ = 10, k₂ = 2. Заметим, что для сокращения числа выводов следует использовать ОЗУ с двунаправленными информационными шинами вход/выход, коммутируемыми сигналом Зп/Чт.