С2.6. Правила «хорошего проектирования»

       Таким образом, на основе метода VDT три главные величины, характеризующие ККЭ, а именно SCE, DIBL и S, могут быть рассчитаны из следующих выражений:

       Теперь, имея аналитическую модель ККЭ, интересно посмотреть, откуда возникают так называемые правила «хорошего проектирования». Эти правила установлены эмпирически и подкрепляются на основании некоторого числа последних поколений МОПТ инструктивными соотношениями между определенными ключевыми параметрами приборов, которые должны быть соблюдены для гарантирования хорошего функционирования МОПТ.

       Три из них применяются к подпороговому режиму, и, если выполняются, гарантируют хорошее электростатическое качество прибора или, другими словами, степень противодействия ККЭ. Эти три правила следующие:

где толщина подзатворного окисла, электрическая длина канала, глубина перехода и толщина обедненной области под затвором, соответственно. (Правила «хорошего проектирования» чаще связывают с длиной затвора  вместо . В этом случае правила записываются в виде: 1/40, 1/3, 1/3, соответственно. Переход от одних правил к другим обеспечивается, если полагается ).

       Четвертое правило «хорошего проектирования» гласит:

что гарантирует надлежащий рабочий ток и помехоустойчивость прибора.

При выполнении правил «хорошего проектирования» величины SCE, DIBL и S сохраняются на уровне 44мВ, 55мВ/В и 81мВ/дек, соответственно (для упрощения положим ). К сожалению, эти почти идеальные величины сильно превосходят возможности нынешней технологии из-за того, что эти «правила хорошего проектирования» все менее и менее осуществимы.

       В современной практике T_ox/L_el читается скорее как 1/17, так как T_ox надо корректировать (увеличивать) с учетом квантования в канале (так называемая «темная область») и обеднения поликремниевого затвора. Как «темная область», так и обедненная область поликремниевого затвора, являются областями, лишенными свободных носителей и, следовательно, ведут себя как диэлектрики, таким образом, эффективно увеличивая толщину подзатворного диэлектрика. Правильному масштабированию T_ox/L_el также препятствует эффект прямого туннелирования, который происходит в тонких подзатворных диэлектриках. Возникающая подзатворная утечка препятствует уменьшению T_ox ниже ~1нм, таким образом, ухудшая T_ox/L_el в каждом последующем КМОП-поколении. Что касаетсяотношения X_j/L_el, то оно читается скорее на уровне 1 из-за больших трудностей, с которыми на этот день встречаются технологии создания переходов. Под вопросом не только осуществимость технологии, но также компромисс между глубиной перехода и сопротивлением областей стока/истока. Если переход мелкий, сопротивление слишком высокое и наоборот. Отношение T_dep/L_el также приближается к 1 вместо ½ из-за ограничения в легировании канала (подложки), что ухудшает масштабирование T_dep. Два основных ограничения препятствуют высокому легированию канала: 1) большие утечки переходов и 2) сильное ухудшение подвижности. В предельном случае второе ограничение может быть настолько велико, что оно превзойдет положительный эффект уменьшения длины канала и в итоге приведет к уменьшению тока, нежели к его увеличению в коротких приборах.

       Если повторить вычисления SCE, DIBL и S с более реалистичными значениями для «правил хорошего проектирования» (T_{ox_el}/L_el = 1/17, X_j/L_el = 1 и T_dep/L_el = 1), то результаты будут намного хуже, 226мВ, 282мВ/В, и 103мВ/дек, соответственно, но одновременно, они гораздо больше соответствуют технологической реальности сегодняшнего дня.

       Нужно заметить, что на самом деле «правила хорошего проектирования», не одинаково нарушаются по отношению к различным семействам технологии. В технологиях быстродействующих схем (НР) применяется самое жесткое масштабирование, однако, оно есть в то же самое время самое нетребовательное, если речь идет о нарушении «правил хорошего проектирования». В HP технологиях традиционно используются очень низкие пороговые напряжения (порядка 0,1В), что, следовательно, допускает высокие уровни SCE и DIBL. Вдобавок подпороговый размах S играет малую роль в величине I_off, если номинальное пороговое напряжение мало. На противоположной стороне находятся технологии маломощных схем в режиме ожидания (LSTP). У них номинальное значение порогового напряжения велико (примерно 0,4В) и, следовательно, их SCE, DIBL и S должны быть много лучше, чем те же величины для НР технологии. В результате − высокое V_th, которое является основной проблемой в LSTP технологии при уменьшении V_dd.

       Так как SCE, DIBL и S зависят от комбинации отношений , существует другой путь сохранить их значения постоянными, чем выполнение всех правил «хорошего проектирования» раздельно. Фактически мы можем компенсировать ослабление одного отношения ужесточением другого, так чтобы произведение оставалось постоянным. Этот способ уже использовался в прошлом, когда регулировали легирование канала эмпирически (следовательно, меняли соотношение ), чтобы сохранить SCE и DIBL под контролем и этим способом более или менее бессознательно компенсировали нарушение в установленных соотношениях. Давайте для иллюстрации принципа предположим, что для определенного поколения  достигло предела масштабирования. Тогда мы все еще имеем возможность сохранить SCE и DIBL постоянными, если , или обе величины масштабируются быстрее. В других выражениях, содержащих , если отношение  превосходит 1/27, тогда по меньшей одно из отношений  должно быть меньше, чем ½.

С2.7. Модель MASTAR

       На основе метода VDT была разработана модель MASTAR [5] − аналитическое средство для оценки КМОП технологий и дорожных карт. Она позволяет оптимизировать или просто предсказывать соотношения , параметры быстродействия и мощности. Теперешняя версия MASTAR 5 расширена, чтобы учитывать такие технологические «ароматы» как FD SOI/SON (полностью обедненные КНИ/кремний ни на чем) и Double Gate (двойной затвор). Каждый из них может быть оснащен так называемыми технологическими ускорителями (бустерами – boosters) такими как: напряженный кремниевый канал, металлический затвор, квазибаллистический транспорт и сток/исток на основе контакта Шоттки. Оценка влияния всех комбинаций этих «ароматов» и бустеров производится в MASTAR лишь путем простого нажатия кнопки для генерации немедленного ответа. В этом главное преимущество MASTAR перед 2D TCAD моделированием.

       Выражения MASTAR для SCE, DIBL и S могут рассматриваться как некоторая разновидность обобщенных правил хорошего проектирования. Мы сегодня допускаем более высоких значений SCE и DIBL, чем те, которые получены в результате первоначальных правил «хорошего проектирования». Для технологий с напряжением питания 1В величины SCE от 50 мВ до 100мВ, и вдвое больше для DIBL, не являются необычными. Для упрощения давайте предположим, что допустимые значения SCE и DIBL должны составлять малую часть, скажем, 10%  соответственно. Это приводит к следующим условиям (обобщенные правила хорошего проектирования):

.          (С2.24)

Первое преимущество этой новой формулировки заключается в том, что все три правила хорошего проектирования, гарантирующие хорошее электростатическое качество (EI) прибора, теперь свернуты вместе, следовательно, обеспечивая возможность взаимных компенсаций. Другое преимущество заключается в том, что теперь мы имеем прямую связь между правилами хорошего проектирования для электростатического качества (для простоты мы будем называть это правило «EI», смотри (С2.24) для точного определения EI) и реальными значениями SCE и DIBL, так как следуя (С2.19) и (С2.20):

                                                                                                 (С2.25)

Литература

1. T. Skotnicki, G. Merckel, Th. Pedron − The Voltage-Doping Transformation A New Approach to the Modeling of MOSFET, IEEE Electron Device Letters, V. 9, No. 3, March 1988, p.p.109-112.

2. T. Skotnicki, G. Merckel, Th. Pedron − A New Punchthrough Current Model Based on theVoltage-Doping Transformation, IEEE Transaction on Electron Device, V. 35, No. 7, July 1988, p.p.1076-1086.

3. T. Skotnicki and F. Boeuf − Optimal Scaling Methodologies and Transistor Performance, H.R. Huff D.C. Gilmer (Eds.), High Dielectric Constant Materials, VLSI MOSFET Applications, Springer, 2006, p.p.143-194.

4. T. Skotnicki, Cl. Fenouillet-Beranger et al. − Innovative Materials, Devices, and CMOS Technologies for Low-Power Mobile Multimedia, IEEE Transaction on Electron Device, V.55, No.1, 2008, p.p.96-128.

5. T. Skotnicki (ST) et al. − A user’s guide to MASTAR 4, p.p.1-59.

Задание на СРС

1. Ознакомиться с методические указаниями студентам по изучению дисциплины «Физика наноразмерных полупроводниковых структур» (Приложение 2).

2. Рассчитать величины SCE, DIBL и S для пМОПТ с параметрами структуры из задания для семинара 1. Считать переходы сток(исток)-подложка ступенчатыми, концентрация примеси в областях стока и истока  Сравнить величину спада порогового напряжения с результатом семинара 1.

3.  Ознакомиться с описанием и возможностями программы MASTAR – Model for Assessment of cmoS Technologies And Roadmaps по литературному источнику [5].

[1]

[2] , а не , поскольку начало координат на виртуальном катоде.

[3] Мы говорим о подпороговом режиме, в надпороговом режиме носители удерживаются инверсным слоем и, таким образом, нет существенной разницы между длиной пролета носителей и расстоянием между переходами.

[4] После разложения в ряд Тейлора и отбрасывания членов второго и более высоких порядков малости,  поправочный член запишется как , который ведет к слабо нефизическому поведению при малых  (слегка увеличивает  при увеличении ). Чтобы удалить эту аномалию, член  вернее отбросить, чем  (оба значительно меньше 1). Эта эмпирическая коррекция приводит к хорошему согласию с экспериментом, тем не менее, это означает, что более сложное приближение для - зависимости должно быть выведено в будущих вариантах VDT.