Запоминающий элемент динамических ЗУ (схема, работа)

В качестве ЗЭ используются схемы на МОП транзисторах, хранение информации, в которых осуществляется за счет заряда конденсатора. Если конденсатор заряжен в ЗЭ записана единица, и наоборот.

Для работы таких ЗУ требуется периодическая подзарядки конденсаторов, иначе информация будет потеряна. По этой причине ЗУ такого типа называются динамическими, а память DRAM. Процесс восстановления информации в DRAM осуществляется путем разряда конденсатора, при этом содержимое строки ЗМ записывается в буфер, реализованных на статических триггерах, из которого считанная информация передается на выходную информационную шину. После считывания содержимое буфера вновь переписывается в строку ЗМ, из которой оно было выбрано.

Схема запоминающего элемента в DRAM показана на рис. :

Для хранения информации в данном ЗЭ используется входная емкость L МОП транзистора VT3. Если эта емкость заряжена в этом ЗЭ логическая единица и наоборот. Паразитная емкость разряженной линии ij Су используется в качестве временного источника питания при считывании информации из ЗЭ.

Считывание информации из ЗЭ осуществляется следующим образом : на затвор VT4 подается сигнал R высокого уровня, который обеспечивает отпирание VT4и подзаряд Су.

Затем на адресную линию i поступает сигнал выборки с дешифраторов, величина которого при считывании такая, что обеспечивается отпирание VT2, но не может открыть VT1. Если в ЗЭ конденсатор С заряжен (хранится 1), то транзистор VT3 открыт и Су разряжается через открытые VT2 и VT3, фиксируя на разрядной линии j низкий уровень напряжения (логического 0). Если С разряжен (в ячейке 0), то VT3 закрыт и разряд Су не происходит, что обеспечивает на j высокий уровень напряжения (свидетельствует о том, что в ЗЭ хранится ), т.е. считывание информации из ЗЭ осуществляется в инверсном виде. Состояние разрядной линии j при считывании записывается в соответствующий разряд буферного ЗУ, реализованного на статических триггерах, откуда затем передается устройству, запросившему информацию в ЗУ. После считывания информации требуется восстановление и в динамическом ЗЭ, для этого информация перезаписывается из статического буфера в ячейку DRAM, из которой она была выбрана.

При записи на информации на адресную линию i подается сигнал, уровень которого достаточен для отпирания VT1. VT1 открывается и подключается. Конденсатор С к разрядной линии j, что обеспечивает заряд конденсатора С до уровня напряжения, действующего на этой линии (если на j единица – С получает заряд и наоборот).

Т.к. в рассмотренных ЗУ требуется подзарядка конденсаторов, следующее считывание информации , после данного возможно только через определенный промежуток времени, необходимый для перезарядки конденсатора. Этот промежуток времени занимает 80%-90% от времени обращения к таким ЗУ. Поэтому DRAM обладает меньшим быстродействием чем SRAM. В современны компьютерах время обращения к DRAM – 60-100нc.

В адресных ЗУ со структурой 2D используется мультиплексирование адреса. Для этого код адреса разбивается на 2 части.

код строк

код столбцов

В начале в ЗУ передаются старшие биты адреса (адрес строки), которые сопровождаются сигналом RAS. После чего передаются младшие биты адреса, которые сопровождаются сигналом CAS. Использование мультиплексирования позволяет уменьшить количество выводов БИС памяти. Кроме того удобно для страничной организации памяти. Для увеличения быстродействия DRAM в современных компьютерах используются методы чередования адресов, страничной выборки и пакетной выборки.

Метод чередования адресов заключается в том, что адресное пространство разбивается на отдельные части ( банки ). Обращение к банкам осуществляется поочередно. При считывании информации из данного банка одновременно осуществляется регенерация информации в других банках. Это снижает влияние процесса перезарядки на быстродействие DRAM.

Метод страничного доступа заключается в том, что если информация считывается с одной и той же страницы, т.е. старшие биты адреса для всех единиц считываемой информации одинаковы при обращении к памяти сигнал RAS не используется, а передаются лишь младшие биты, сопровождаемые сигналом CAS.

Метод пакетного доступа заключен в том, что при каждом обращении к памяти считывается не одна единица информации, а несколько, расположенных рядом.

15. Статические ЗУ со структурой 3D (организация запоминающего массива, функционирование)

В этом ЗУ для ЗЭ используется не 1 адресная линия, а 2, сигналы по которой связаны между собой конъюнктивно. Значит, такой ЗЭ будет выбран в ЗМ, если на обоих входах выборки будет лог.1.

Данная память имеет 3х мерную структуру. В этом ЗУ для каждого разряда двойного слова представляют собой плоскую матрицу в строках и столбцах которой стоят элементы.

ЗУ такого типа получили назв. ЗУ с двухадресной выборкой. В них адрес разбивается на две части. Ст. биты адреса образуют компоненту АХ, обеспечив. выборку строки в ЗМ, мл. биты обр. ком. АУ, обесп. выборку столбца в ЗМ.

Структура запоминающего массива для j-го бита слова (одна матрица) ЗУ выглядит следующим образом:

При чтении и записи информации в матрице выборка элемента осуществляется с помощью 2х компонент адреса: Ах и Ау (младший и старший биты адреса). Выбранным оказывается ЗЭ для которого i’=i’’=1. При поступлении сигнала считывания СЧ информация из выбранного ЗЭ через усилитель считывания УССЧ передается на j линию схемы данных. При записи информация по сигналу ЗП с jй линии входной шины через усилитель записи УСЗП заносится в выбранный ЗЭ.

Адрес, исп. для выборки, хранится в регистре адреса ДД1. С выхода этого регистра адрес разбивается на две компоненты, кот. пост. на дешиф. строки ДД2 и дешиф. столбца матрицы ДД3. Каждый ЗЭ связан двумя входами выборки CS1 и CS2 с дешиф. строки и столбца. Запись и считыване инф. в ЗЭ осущ. через их инф. выводы Р1 и Р2. Эти выводы связаны через усилительзаписиДД5 и усилитель считывания ДД6. В соответствии с адресом, хранящимся в ДД1, осущ. выборка одного ЗЭ в матрице. При записи или считывании открываются соотв. усилители и произв. запись или считывание. Такие схемы имеют сигнал стробирования.