Разработка и описание схемы

Процессорный блок

Процессорный блок состоит из микроконтроллера i8086, регистра защелки младшей части адреса RG. Адрес формируется на выходе портов РА – младшая часть adr(0..7) на внутренней шине AdrDat, которая попадает на системную шину адреса после регистра защелки Adr, и РС – старшая часть, которая непосредственно подается на системную Adr - разряды adr(8..15). Обмен данными с памятью и внешними устройствами, осуществляется как по внутренней шине Dat, которая совмещена с шиной младшей части адреса и подключена к порту РА dat(0..7)=adr(0..7), так и по порту РС.

Сигнал ALE является сигналом защелкивания младшей части адреса в регистр RG.

РD2, РD3 – линии приема запроса на прерывание по вводу данных от внешнего устройства, РD6 и РD7 – линии сигналов записи и чтения.

Расчет ОЗУ

Исходные данные:

Количество ячеек внешнего ОЗУ N_ОЗУ – 0,512 Кбайт

Количество входов параллельного интерфейса:

режим 0 – 8

Количество выходов параллельного интерфейса:

режим 0 – 16

Входные токи:

при логическом 0, I_IL – 3,2 мА

при логической 1, I_IH – 2 мА

Входная емкость логических схем нагрузки, С_I – 5 пФ

Монтажные емкости всех цепей (С_м = 20 пФ).

Согласно заданию количество ячеек памяти ОЗУ составляет N_ОЗУ.

Разрядность ОЗУ n_ОЗУ должна соответствовать разрядности обработки данных ЦП.

Информационная емкость С_ОЗУ определяется по формуле:

Необходимое быстродействие ОЗУ определяется по временным диаграммам ЦП. Для МК i8086 время цикла записи (чтения) t_С равно 3Т_МТ, где Т_МТ - длительность машинного такта.

При частоте кварцевого резонатора f_тг = 10 МГц время Т_мт = 100 нс.

Время цикла микросхемы памяти t_cy должно удовлетворять неравенству:

В качестве микросхемы ОЗУ выберем К537РУ17, поскольку она будет (прогнозируемо) наименее избыточна для данного случая. Для данной микросхемы памяти .

Рассчитаем число БИС ОЗУ в ряду матрицы:

где n_БИС - разрядность выбранной микросхемы памяти. Квадратные скобки здесь и в дальнейшем показывают, что результат необходимо округлить до большего значения.

Определим число разрядов матрицы:

где N_БИС - количество ячеек памяти выбранной микросхемы памяти.

Общее число БИС ОЗУ равно

Таким образом, число корпусов ОЗУ = 2.

Определяем токовую I_DL и I_DH и емкостную С_D нагрузки для схем ввода информации в ОЗУ по формулам:

I_DL = m_c * I_IDL = 2 * 3,2 = 6,4 мА

I_DH = m_c * I_IDH = 2 * 2 = 4 мА

C_D = m_c * C_ID + C_m = 2 * 5 + 20 = 30 пФ

где I_IDL, I_IDH - входные токи логического 0 и логической 1 по информационным цепям выбранной БИС ОЗУ. C_ID - входная емкость по информационному входу БИС ОЗУ.

Определяем токи нагрузки и емкостную нагрузку для схем ввода адреса по адресным цепям БИС ОЗУ по формулам:

I_AL = m * I_IAL = 2 * 3,2 = 6,4 мА

I_AH = m * I_IAH = 2 * 2 = 4 мА

C_A = m * C_IA + C_m = 2 * 5 + 20 = 30 пФ

где I_IАL, I_IAH - входные токи логического 0 и логической 1 по адресным цепям выбранной БИС ОЗУ. C_IА - входная емкость по адресному входу БИС ОЗУ.

Определяем токи нагрузки I_CSL и I_CSH и величину емкостной нагрузки С_CS по цепям выбора микросхем (CS) по формулам:

I_CSL = m_p * I_ICSL = 1 * 3,2 = 3,2 мА

I_CSH = m_p * I_ICSH = 1 * 2 = 2 мА

C_CS = m_p * C_ICS + C_m = 1 * 5 + 20 = 25 пФ

где I_ICSL, I_ICSH - входные токи логического 0 и логической 1 по цепям выбора (CS) БИС ОЗУ. C_СS - входная емкость по цепям выбора (CS) БИС ОЗУ.

Рис. 3 Условное графическое обозначение ОЗУ К537РУ17

Наименование выводов:

A0 ÷ A12 – адресные входы.

W/R – запись/чтение.

CS1, CS2 – chip select, чип выбора.

CEO – разрешающий выход.

D0 ÷ D7 – шина данных ввода/вывода.

ОЗУ представляет собой статическое асинхронное оперативное запоминающее устройство.

Режимы работы: