Процесс моделирования работы узлов средствами пакета Quartus II

       Разработанные узлы очень редко оказываются функционирующими  в полном соответствии с техническим заданием на проект. Опыт показывает, что некоторые погрешности обнаруживаются даже  после нескольких лет практического использования проекта. Основная задача проектировщика состоит в уменьшении вероятности проникновения погрешностей в окончательный проект. Существенную роль в решении этой задачи играют САПР.

Программные пакеты автоматизируют процесс создания временных диаграмм, соответствующих воздействию на программную модель проекта тестовых воздействий. Данная система моделирования позволяет моделировать проект в двух режимах: функциональное моделирование (Functional Simulation), либо моделирование с учетом временных параметров схемы (Timing Simulation).  Первый тип предполагает нулевые задержки элементов, второй — задержки, определяемые выбранной элементной базой. Функциональное моделирование обычно применяется на начальных этапах проектирования, когда важно убедиться в правильности работы проекта. Затем переходят к моделированию с учетом задержек элементов.

 В рассматриваемой САПР Quartus II построение требуемой временной диаграммы выходных сигналов выполняется при последовательном выполнении двух программных пакетов. При помощи встроенного в САПР редактора временных диаграмм (Waveform Editor) вначале создается шаблон будущей диаграммы (MAX+PLUS II\ Waveform Editor). В шаблоне задается длина диаграммы, шаг диаграммы, перечень входных и выходных сигналов, планируемое поведение входных сигналов. На следующем этапе необходимо запустить программу моделировщика (Processing\Start Simulation). После успешного завершения работы симулятора можно вернуться в редактор временных диаграмм, чтобы посмотреть поведение выходных сигналов проекта. По умолчанию задан режим Timing Simulation, перед началом симуляции в режиме Functional Simulation необходимо выполнить операцию Generate Functional Simulation Netlist.

 Рекомендуемый порядок работы в редакторе временных диаграмм приведен ниже.  Наиболее проблематичной является отказ системы моделирования подготавливать выходные данные для некоторых промежуточных сигналов схем (сообщения и предупреждения системы недостаточно четко определяют причину отказа).  Кардинальным методом борьбы с такой проблемой является вывод таких сигналов на выходные контакты. Конечно, подобный вывод сигналов (и требуемая  последующая компиляция) обычно приводит к некоторому изменению схемы и некоторых её параметров, чаще всего после определения работоспособности интересующего фрагмента схемы,   введенные дополнительные контакты могут быть убраны.

Работа в редакторе временных диаграмм

Временные диаграммы создаются в редакторе временных диаграмм (File/New/Verificaction\Debugging Files/Vector Waveform File). После этих действий появляется окно редактора.  Обычно в начале   работы с редактором задается общее время моделирования (Edit/End Time) и шаг временной сетки (Edit/Grid Size). Для получения доступа к данным проекта целесообразно сразу выполнить команду File/Save при этом в выпадающем окне выбрать рекомендуемое имя файла. В окне редактора изменяется имя файла *.vwf.     

Следующий шаг заключается в выборе входных и выходных сигналов проекта, предназначенных для отображения во временной диаграмме. После щелчка в поле Name в выпадающем окне Insert Node or Bus выбрать  Node Finder и далее для окна Filter выбрать интересующий тип сигналов (Pin, Registers: pre-synthesis, …). После нажатия клавиши List выбирать в списке  окна Nodes Foundes   интересующие сигналы и пересылать их в окно Selected Nodes. Завершаются действия выбора сигналов традиционно последовательным нажатием клавиши OK.

Последующая работа связана с формированием требуемой последовательности входных данных (для выходных данных аналогичными действиями можно определить ожидаемые значения). Для формирования значений используется интерактивный режим работы в окне временной диаграммы с применением рабочих инструментов, расположенных слева от рабочего поля. Выделяя требуемый диапазон задания сигнала (группы сигналов), а затем и инструмент, соответствующий желаемому значения сигнала,  можно строить желаемую временную диаграмму.

III . Создание программ, описывающих автоматы

Краткое описание работы в САПР фирмы Mentor Graphics –

HDL Designer Series .

Последовательность выполнения работы:

Ознакомиться с описанием реализуемого устройства, открыть пакет HDL Designer Series, создать новый проект,  указав имя и расположение. Создать управляющий автомат. Автомат строится с использованием средств ввода в виде графа автомата САПР HDL Designer..

 Последовательность действий:

1. Создать новый файл средствами редактора State Diagram для описания автомата управления, воспользовавшись командой File / New / Graphical View / State Diagram.   

2. Ввести состояния и дуги переходов командами меню Add / State и Add / Transition соответственно, задать свойства состояний и дуг. Свойства можно задавать непосредственно в текстовых полях объектов диаграммы или в окне Object Properties. Это окно может быть вызвано двойным щелчком на соответствующем объекте или командой меню, появляющегося при выделении объекта правой кнопкой мыши.

3. Сохранить файл – File / Save, указав имя. Под этим именем созданный элемент появится в библиотеке.

4. Для описания интерфейса созданного модуля необходимо воспользоваться редактором Inerface. Он может активизироваться через меню File / New / Graphical View / Inerface или через иконку Symbol, появляющуюся в окне Design Manager при сохранения файла с описанием графа состояний на одном с ним уровне вложенности. В редакторе Inerface необходимо указать имена и типы входных и выходных сигналов. Для этого можно воспользоваться как табличным способом на закладке Inerface, так и ввести эту информацию с использованием графики. В обоих случаях введенные данные автоматически дублируются.

5. Сохранить файл с тем же именем, что и имя графа.

6. Вернуться  к редактору State Diagram, задать свойства автомата воспользовавшись командой Diagram / State Machine Properties.

7. Выполнить операцию Generate. Результаты действий проконтролировать в Log окне. При успешной компиляции будет создан соответствующий VHDL файл, помещенный в папку hdl, созданную в рабочей библиотеке.

Приложение IV .