Прямой цифровой синтез

Логика ЦАП

Самые ранние монолитные ЦАП содержали небольшую, если таковая вообще была, логическую схему, и параллельные данные должны были накапливаться на цифровом входе, чтобы сформировать аналоговый выходной сигнал. Сегодня почти все ЦАП имеют входные элементы фиксации состояния (триггеры) и записывают данные только один раз, без процедуры накопления.

Также существуют многочисленные разновидности входных структур ЦАП в которых преобладают устройства «с двойной буферизацией». ЦАП с двойной буферизацией имеет два набора триггеров. Данные первоначально хранятся (защелкиваются) в первом наборе и впоследствии передаются на второй, как показано на рис. 3.19. Существует три причины, по которым это компоновка представляется выгодной.

Первая – это то, что она позволяет вводить данные в ЦАП многими различными способами. ЦАП без триггера или с одним триггером должен быть заполнен сразу по всем разрядам, так как иначе его выходной сигнал в течение загрузки может сильно отличаться от тех значений, которые были до преобразования и появятся после преобразования. С другой стороны, ЦАП с двойной буферизацией может быть загружен параллельными данными, последовательными данными, 4-разрядными или 8-разрядными словами или чем-то подобным, и выход его остается неизменным до тех пор, пока новые данные полностью не загрузятся, и на ЦАП не поступит команда модификации выходных данных.

 

 

 

Рис. 3.19 ЦАП с двойной буферизацией допускают сложные входные структуры данных и мгновенную модификацию

 

Второй особенностью входной структуры этого типа является то, что генератор тактовых импульсов может работать на фиксированной частоте (частоте дискретизации сигнала), в то время как входной триггер может быть загружен асинхронно. Это выгодно в приложениях, где требуется восстановление сигнала в реальном масштабе времени.

Третья выгодная особенность структуры с двойной буферизацией состоит в том, что несколько ЦАП могут выполнять преобразования одновременно. Данные загружаются в первый набор каждого ЦАП, и когда преобразования завершатся, выходные буферы всех ЦАП модифицируются одновременно. Существует много приложений, требующих цифро-аналогового преобразования, в которых выходы нескольких ЦАП должны одновременно изменяться, и структура с двойной буферизацией позволяет легко осуществить это.

Наиболее ранние однокристальные ЦАП с высоким разрешением имели параллельные порты данных для подключения к параллельным шинам передачи данных и дешифраторам адреса. Они отображались в адресном пространстве микропроцессора в виде очень маленьких блоков памяти только для записи (некоторые ЦАП обеспечивали не только запись, но и чтение содержимого – это было выгодно для некоторых приложений, но не очень распространено). ЦАП, подключаемые к параллельной шине данных, уязвимы из-за емкостной связи шины с аналоговом выходом. Поэтому многие ЦАП сегодня имеют последовательные структуры ввода данных. Они менее подвержены шуму (так как в них меньше шумовых контактов), использую меньшее количество выводов и поэтому занимают меньше места и более удобны для использования с современными микропроцессорами, многие из которых имеют последовательные порты передачи данных. Некоторые, хотя и не все из таких последовательных ЦАП имеют дополнительные выходы данных, благодаря которым несколько ЦАП могут соединяться последовательно, чтобы получать данные с одного последовательного порта. Эта компоновка часто упоминается как «гирляндная цепь».

Другое достижение в технологии ЦАП заключается в возможности исполнения нескольких ЦАП на одном кристалле, что представляется полезным с точки зрения сокращения размеров печатной платы и затрат на сборку. Сегодня существует возможность применения в системах обработки сигналов шестнадцати 8-разрядных, восьми 12-разрядных, четырех 14-разрядных или двух 16-/18-/20-/22-/24-разрядных ЦАП в одном корпусе.

 

Интерполирующие ЦАП

В системах, использующих аналого-цифровое преобразование, избыточная дискретизация способствует снижению требований к СФНЧ. Сигма-дельта АЦП обладают этим характерным преимуществом в наибольшей мере. В системах, базирующихся на цифроаналоговом преобразовании (таких, как системы прямого цифрового синтеза, DDS), для достижения аналогичной цели может использоваться концепция интерполяции. Эта концепция обычно применяется в цифровых звуковоспроизводящих CD- проигрывателях, где основная скорость обновления данных от CD примерно равна 44 KSPS. Добавление «нулей» в параллельный поток данных увеличивает эффективную скорость обновления в 4, 8 или 16 раз по сравнению с базовой скоростью. 4-x, 8-ми, или 16-кратный поток пропускают через цифровой интерполяционный фильтр, который генерирует дополнительные значения данных. Высокая скорость избыточной дискретизации способствует смещению вверх крайних частот, допуская таким образом использование менее сложного фильтра с более широким переходным диапазоном. Архитектура одноразрядного сигма-дельта ЦАП представляет собой пример завершенного развития этой концепции и является популярной в современных CD-проигрывателях.

Та же самая концепция может применяться в высокоскоростных ЦАП. Предположим, что традиционный ЦАП работает на частоте дискретизации 30 MSPS (рис. 3.20 а). Пусть выходная частота ЦАП равна 10 МГц. Компонент боковой частоты 30-10 = 20 МГц должен быть подавлен аналоговым ФНЧ, и переходной диапазон фильтра находится в диапазоне от 10 до 20 МГц. Предположим, что боковая частота должна быть уменьшена на 60 дБ. Поэтому характеристика фильтра должна пройти от полосы пропускания, заканчивающейся в точке 10 МГц, до ослабления на 60 дБ в полосе задержки, начинающейся в точке 20 МГц, то есть через переходный диапазон, который находится между 10 и 20 МГц (одна октава). Фильтр Баттерворта дает ослабление 6 дБ на октаву для каждого порядка. Поэтому для обеспечения желательного ослабления требуется как минимум фильтр 10 порядка. Фильтры становятся еще более сложными, если требуется более узкий переходной диапазон.

 

 

Рис. 3.20 Требования к аналоговому фильтру

для f₀ = 10 МГц: при f_c = 30 MSPS и f_c = 60 MSPS

 

Предположим, что мы увеличим скорость обновления ЦАП до 60 MSPS и вставим «ноль» между каждым первоначальным отсчетом данных. Скорость параллельного потока данных теперь равна 60 MSPS, но теперь необходимо определить значение точек с нулевыми данными. Для этого поток данных 60 MSPS с добавленными нулями пропускается через цифровой интерполяционный фильтр, который вычисляет дополнительные значения данных. Реакция цифрового фильтра при избыточной двукратной дискретизации представлена на рис. 3.20 б. Теперь зона перехода аналогового СФНЧ занимает от 10 до 50 МГц (первая составляющая попадает на 2fc-fo=60-10=50 МГц). Эта переходная зона немного больше, чем две октавы, и фильтра Баттерворта пятого или шестого порядка оказывается достаточно.

Упрощенная блок-схема микросхемы AD9772 14-разрядного интерполирующего ЦАП с избыточной двукратной дискретизацией представлена на рис. 3.21. Устройство предназначено для обработки 14-разрядных входных данных, поступающих с частотой до 150 MSPS. Максимальная частота данных на выходе интерполятора составляет 300 MSPS. Для выходной частоты 60 МГц, скорости обновления 150 МГц и коэффициента избыточной дискретизации 2 боковая частота равна 300 МГц - 60 МГц = 240 МГц. Поэтому переходной диапазон для аналогового фильтра равен 60 МГц – 240 МГц. Без избыточной дискретизации боковая частота равна 150 МГц - 60 МГц = 90 МГц и переходной диапазон фильтра находится в интервале от 60 МГц до 90 МГц.

 

Рис. 3.21 14-разрядный интерполяционный ЦАП AD9772

Сигма-дельта ЦАП

 

Другой путь получения высокого разрешения состоит в использовании методов избыточной дискретизации и одноразрядного ЦАП. Этот метод, известный как сигма-дельта (Σ-Δ), является методом с весьма интенсивными вычислениями, так что только недавно началось практическое использование его для изготовления ЦАП с высоким разрешением. Поскольку данный метод использует одноразрядный ЦАП, ему по определению свойственны линейность и монотонность.

Σ-Δ-ЦАП, в отличие от Σ-Δ-АЦП, является в основном цифровым устройством (рис. 3.22).

 

Рис. 3.22 Cигма-дельта (Σ-Δ) ЦАП: одноразрядный и многоразрядный

 

Он состоит из следующих устройств:

– интерполяционного фильтра (цифровая схема, которая принимает данные, поступающие с низкой частотой дискретизации, вставляет нули в поток данных, увеличивая тем самым частоту дискретизации, затем применяет алгоритм интерполяции и выдает данные с высокой частотой дискретизации);

– Σ-Δ-модулятора (который эффективно действует как ФНЧ по отношению к сигналу и как ФВЧ по отношению к шуму квантования, преобразуя результирующие данные в высокоскоростной последовательный поток битов);

– одноразрядного ЦАП, чей выход переключается между равными по значению положительным и отрицательным опорными напряжениями. Выход фильтруется внешним аналоговым ФНЧ. Вследствие высокой частоты избыточной дискретизации, сложность ФНЧ намного меньше, чем в случае традиционного подхода Найквиста.

Возможно использование большего, чем один, количества разрядов в ЦАП, и это приводит к многоразрядной архитектуре, представленной на рис.4.12 б. Ее концепция подобна описанному ранее интерполяционному ЦАП с добавлением цифрового Σ-Δ-модулятора. Раньше многоразрядные ЦАП были сложны для проектирования из-за высоких требований по точности к внутреннему n-разрядному ЦАП (этот ЦАП, хотя и является n-разрядным, должен иметь линейность, соответствующую конечному числу разрядов N). Модели серии звуковых ЦАП AD185x используют патентованный метод скремблирования данных (называемый прямым скремблированием данных или D²S), который решает эту проблему и имеет хорошее отношение общих нелинейных искажений и шума. Например, двойной 24-разрядный ЦАП AD1853 с быстродействием 192 KSPS имеет значение отношение нелинейных искажений и шума больше, чем 115 дБ при частоте дискретизации 48 KSPS.

 

Прямой цифровой синтез

 

Частотные синтезаторы используется для генерации некоторого множества частот на одном или большем числе опорных частот. Эти устройства используются в течение десятилетий, особенно в коммуникационных системах. Многие из них основаны на переключении и смешивании частотных выходов от группы кварцевых генераторов. В основе других лежат известные методы использования цепей с фазовой автоподстройкой частоты (ФАПЧ). Эта традиционная технология представлена на рис. 3.23. Опорная фиксированная частота подается на один из входов компаратора фазы. Другой вход компаратора фазы подключается к делителю частоты на N, на который, в свою очередь, подается сигнал от генератора, управляемого напряжением (ГУН). Наличие отрицательной обратной связи приводит к тому, что сигнал на выходе фильтра, включенного в контур обратной связи, принимает такое значение, которое делает выходную частоту ГУН равной N-кратной опорной частоте. Постоянная времени контура обратной связи зависит от характеристик фильтра в контуре. При проектировании ФАПЧ часто приходится идти на компромиссы между фазовым шумом, скоростью подстройки, разрешающей способностью по частоте и т.д.

 

Рис. 3.23 Частотный синтез с использованием генераторов и цепей фазовой автоподстройки частоты (ФАПЧ)

 

В связи с широким распространением цифровых методов в измерительных и коммуникационных системах, метод генерации набора частот от источника опорной частоты, реализуемый в цифровой форме, развился в так называемый метод прямого цифрового синтеза (DDS). Основная его архитектура представлена на рис. 3.24. В этой упрощенной модели, стабильный генератор тактового сигнала управляет программируемым ПЗУ (PROM), который хранит один или большее целое число циклов синусоидального сигнала (или другого сигнала произвольной формы). По мере того, как адресный счетчик проходит через каждую ячейку памяти, соответствующая цифровая амплитуда сигнала из каждой ячейки подается на ЦАП, который, в свою очередь, воспроизводит аналоговый выходной сигнал. Спектральная чистота конечного аналогового выходного сигнала определяется, прежде всего, ЦАП. Фазовый шум является, в основном, шумом задающего генератора.

 

Рис. 3.24 Система прямого цифрового синтеза (DDS)

 

Система прямого цифрового синтеза (DDS) отличается от ФАПЧ несколькими моментами. В связи с дискретной природой DDS должны быть рассмотрены все проблемы, присутствующие в процессе дискретизации: шум квантования, наложение спектров, фильтрация и т.д. Например, гармоники высокого порядка выходных частот ЦАП, попадая обратно в полосу Найквиста, больше не фильтруются, тогда как гармоники высокого порядка в выходном сигнале ФАПЧ-синтезаторов могут быть отфильтрованы.

Основная проблема этой простой DDS-системы состоит в том, что выходная частота может быть изменена только путем изменения частоты задающего генератора или посредством перепрограммирования ПЗУ, что делает систему весьма негибкой. На практике DDS-система осуществляет эту основную функцию намного более гибким и эффективным способом, используя цифровую схему, называемую генератором с цифровым управлением (Numerically Controlled Oscillator, NCO). Блок-схема такой системы представлена на рис. 3.25.

 

Рис. 3.25 Гибкая система прямого цифрового синтеза (DDS)

 

Сердцем системы является сумматор фазы, содержимое которого обновляется однократно за каждый тактовый цикл. Каждый раз при обновлении сумматора фазы цифровое число М, сохраненное в регистре приращения фазы (delta phase register), добавляется к числу в сумматоре фазы. Предположим, что число в delta-регистре равно 00...01 и что начальное содержимое сумматора фазы равно 00...00. Сумматор фазы обновляется значением 00...01 каждый тактовый цикл. Если сумматор является 32-разрядным, для возврата сумматора фазы в состояние 00...00 требуется 2³² тактовых цикла (более 4 миллиардов), после чего цикл повторяется.

Усеченное значение выходного сигнала сумматора фазы служит адресом для таблицы задания синуса (или косинуса). Каждый адрес в таблице соответствует точке синусоидального сигнала с фазой от 0° до 360°. Таблица поиска содержит информацию, соответствующую цифровой амплитуде для одного полного цикла синусоидального сигнала (в действительности, требуются только данные для 90°, потому что данные о квадранте содержатся в двух старших значащих разрядах). Таким образом, таблица отображает фазу синусоидального сигнала сумматора фазы в виде значения цифровой амплитуды, которое, в свою очередь, подается на ЦАП.

Рассмотрим случай для n=32 и M=1. Сумматор фазы проходит через каждое из 2³² возможных значений выхода перед переполнением. Соответствующая частота выходного синусоидального сигнала равна частоте синхронизации, деленной на 2³². Если M=2, то число в регистре сумматора фазы успевает дважды смениться, и выходная частота удваивается. Это можно обобщить следующим образом.

Для n-разрядного сумматора фазы (в большинстве DDS-систем значение n лежит в диапазоне от 24 до 32) существует 2ⁿ возможных значений фазы. Число М в регистре приращения фазы представляет собой величину, на которую текущее значение фазы увеличивается в каждом тактовом цикле. Если f_c – частота синхронизации, то выходная частота синусоидального сигнала равна

 

 

Это уравнение известно как уравнение настройки DDS. Обратите внимание, что разрешающая способность системы по частоте равна f_c/2ⁿ. Таким образом, для n=32 разрешающая способность больше, чем один к четырем миллиардам. В реальной DDS-системе не все разряды от сумматора фазы используются для выбора значения из таблицы, оставляются только первые 12-16 старших значащих разрядов (MSB), тогда как младшие разряды игнорируются. Это уменьшает размер таблицы и не ухудшает разрешающую способность по частоте. Усечение разрядности фазы только добавляет незначительное, но приемлемое количество фазового шума к окончательному выходному сигналу; тогда как большая часть выходных искажений возникает непосредственно в ЦАП.

Описанная выше базовая DDS-система представляет чрезвычайно гибкое решение с весьма высокой разрешающей способностью. Частота может быть мгновенно изменена без искажения фазы простым изменением содержимого М-регистра. Реальные DDS-системы сначала требуют выполнения последовательной или параллельной загрузки нового значения частоты во внутренний буферный регистр, который предшествует М-регистру с параллельным выходом. Это делается для минимизации числа выводов в микросхеме счетчика. После того, как новое слово будет загружено в буферный регистр, оно синхронно переносится в регистр приращения фазы, благодаря чему все разряды регистра приращения фазы одновременно изменяются. Число тактовых циклов, требуемых для загрузки регистра приращения фазы, определяет максимальную скорость, с которой можно менять выходную частоту.

DDS-система AD9850 быстродействием 125 MSPS (рис. 3.26) использует 32-разрядный сумматор фазы, выход которого, перед тем как он используется для адресации в таблице, ограничивается 14-тью старшими разрядами. На внутренний ЦАП подается окончательный выходной 10-разрядный цифровой сигнал. AD9850 позволяет модулировать выходную фазу, используя дополнительный регистр и сумматор, помещенный между выходом сумматора фазы и входом таблицы. AD9850 для управления фазой использует 5-разрядное слово, которое позволяет сдвигать фазу в сторону увеличения на 180°, 90°, 45°, 22,5°, 11,25° или на любую комбинацию из вышеперечисленных. Устройство также содержит внутренний высокоскоростной компаратор, который может быть сконфигурирован для приема отфильтрованного сигнала ЦАП, что позволяет сгенерировать выходной импульс с незначительным дрожанием фазы, пригодный для подачи на тактовый вход АЦП. Полный динамический диапазон значений тока на выходе может лежать в пределах от 10 до 20 мА при использовании одного внешнего резистора. Значение выходного напряжения составляет +1 В.

 

 

Рис. 3.26 CMOS-синтезатор DDS/ЦАП AD9850 с быстродействием 125 MSPS

Настройка частоты (входное слово регистра приращения фазы) и значения загружаются для фазовой модуляции в AD9850 в параллельном или последовательном формате. Параллельный формат подразумевает загрузку пяти байтов. Первый байт управляет фазовой модуляцией (5 разрядов), активизацией выключения питания (1 разряд) и форматом загрузки (2 разряда). В байтах 2-5 содержится 32-разрядное слово настройки частоты. Максимальная частота обновления управляющего регистра равна 23 МГц. Последовательная загрузка AD9850 выполняется с использования 40-разрядного последовательного потока данных, загружаемого через один вывод микросхемы. Максимальная скорость (частота) обновления управляющего регистра в режиме последовательной загрузки равна 3 МГц.

Потребляемая мощность AD9850 составляет 380 мВт с однополярным источником питания +5 В при максимальном быстродействии 125 MSPS. Устройство выпускается в 28-контактном корпусе для поверхностного монтажа SSOP (Shrink Small Outline Package). Также в качестве примера можно привести устройства фирмы Analog Devices, предлагающей системы прямого цифрового синтеза для разнообразных приложений. Семейство AD983X представляет недорогие 10-разрядные системы с частотами синхронизации до 50 MSPS. Семейство AD985x предлагает 10-разрядные и 12-разрядные системы с синхронизации до 300 MSPS и дополнительными функциями, такими, как квадратурная и фазовая модуляция, возможность режима импульсного сигнала с частотной модуляцией (ЧМ) и программируемые, интегрированные на кристалле умножители частоты задающего генератора.