Схемы с памятью. Асинхронный RS-триггер

Более сложным преобразователем информации являются схемы с памятью. Наличие памяти в схеме позволяет запоминать промежуточные состояния обработки и учитывать их значения в дальнейших преобразованиях. Выходные сигналы Y = (y₁, y₂, ..., у_m) в схемах данного типа формируются не только по совокупности входных сигналов Х = (х₁, х₂, ..., х_n), но и по совокупности состояний схем памяти Q = (q₁, q₂, ..., q_k). При этом различают текущий дискретный момент времени t и последующий (t+1) момент времени (рис. 3.8).

Рис. 3.8. Обобщенная структура схемы с памятью

Передача значения Q между моментами времени t и (t+1) осуществляется обычно с применением двухступенчатой памяти и синхронизирующих импульсов (СИ).

В качестве простейшего запоминающего элемента (ЗЭ) в современных ЭВМ используют триггеры. Самая простейшая схема триггера может быть построена по общим правилам.

Построим автомат памяти - триггер, имеющий вход R (Reset - сброс), для установки элемента в "нулевое состояние" и вход S (Sеt - установка) – для установки элемента в "единичное" состояние. При отсутствии сигналов R=S=0 элемент должен сохранять свое состояние до тех пор, пока не будут получены новые сигналы на входе R или S.

Условия работы триггера могут быть представлены в виде таблицы переходов (табл. 3.5), представляющей собой модификацию таблицы истинности.

Таблица 3.5.Условия работы триггера

Содержание таблицы расшифровывается следующим образом. Элемент памяти может сохранять значение q_t=0 или q_t=1 в зависимости от установки ранее установленного состояния. При отсутствии входных сигналов на входах R и S (R =0 и S =0) значения q_t+1 первой строке таблицы в точности повторяют значения q_t. При поступлении сигнала R=1 (сигнала установки "нуля") элемент независимо от своего состояния принимает значение, равное нулю, q_t+1=0. Если же на вход S поступает сигнал установки "единицы" (S=1), то q_t+1=1 независимо от предыдущего состояния q_t. Одновременное поступление сигналов 1 на входы R и S является запрещенной ситуацией, так как она может привести к непредсказуемому состоянию. В схемах формирования сигналов R и S должны быть предусмотрены блокировки, исключающие их совпадения, S=R=1.

Логическая зависимость, описывающая работу элемента памяти, принимает вид:

(3.4)

Уравнение (3.4) получено путем эквивалентных преобразований. Добавление в него комбинаций, соответствующих запрещенным ситуациям

позволяет еще больше упростить уравнение триггера:

(3.5)

Для реализации полученной зависимости в базисе { , } применим правило де Моргана и получим функцию

По данной зависимости можно построить схему элемента памяти - асинхронного RS-тригера. В этой схеме следует только соединить выход q_t+1 с входом q_t. На рис.3.9 эта связь отмечена штриховой линией.

Рис. 3.9. Схема асинхронного RS-триггера: а - схема; б - обозначение на принципиальных электрических схемах; в - временная диаграмма

RS-триггер нашел широкое распространение в схемах ЭВМ. Одиночные триггеры этого типа часто используются в различных блоках управления.

Дополнение этого триггера комбинационными схемами синхронизации на входе и выходе позволяет получить триггеры с более сложной логикой работы: синхронные RS-триггеры, Т-, JK-, D- триггеры и целый ряд комбинированных RST-, JKRS-, DRS-триггеров.

Прописные буквы в названиях триггеров обозначают:

· R (Reset - сброс) - вход установки триггера в нулевое состояние Q=0;

· S (Set - установка) - вход установки триггера в единичное состояние Q=1;

· Т (Toggle - релаксатор) - счетный вход триггера;

· J (Jerk - внезапное включение) - вход установки триггера в единичное состояние Q=1;

· К (Kill - внезапное выключение) - Q=0;

· D (Delay - задержка) - вход установки триггера в единичное или нулевое состояние на время, равное одному такту;

· С (Clock - часы) - вход синхронизирующих тактовых импульсов.