Комбинационная схема деления

Операцию деления с использованием комбинационной схемы следует организовывать в виде процедуры " в столбик".

Разработаем алгоритм этой процедуры. На рис.4.9 показана последовательность действий деления "в столбик" в нетрадиционной записи. В приведенном примере производится деление числа 1101001= (105)₁₀ на число 101= (5)₁₀.

В каждой отдельной рамке (с первой по пятую) представлен процесс вычитания делителя из старших разрядов делимого. Операция деления сводится к операции вычитания. Поэтому операнды будем называть: "У"-уменьшаемое, "В"-вычитаемое, "Р"-разность. Разность "Р" имеет знак "Зн".

Зн=0 соответствует знаку "+", а Зн=1 соответствует " – ". Проанализируем производимые действия.

При первом вычитании разность Р1 положительная (Зн1=0). Поэтому для второго вычитания Р1 сдвигается на один разряд влево и принимается в качестве уменьшаемого У2 во втором вычитании.

При втором вычитании значение Зн2=1. Разность Р2 отрицательна и поэтому она не используется.

В качестве третьего уменьшаемого У3 выбирается значение У2, сдвинутое на один разряд влево.

Дальнейшие действия проводятся по тем же правилам.

В качестве частного выступают инверсные значения переменной Зн. Действительно, расставленные по порядку знаки =10101 дают десятичное число 21, что соответствует частному от деления исходных чисел 105 на 5.

Заметим, что когда разрядность уменьшаемого "У" становится равной разрядности вычитаемого "В", процесс формирования целой части частного закончен. Если же процесс продолжать по тем же правилам, дополняя уменьшаемое нулем в младшем разряде, то будет формироваться дробная часть частного.

Анализ операций вычитания дает два правила.

Правило формирования частного (R):

Если результат вычитания отрицательный (Зн=1), то в частное записываем "0", а в противном случае (Зн=0) записываем "1". Иными словами, в частное поступает значение .

Правило выбора уменьшаемого("У"):

1. Если Зн=0, то в (i+1)-й операции уменьшаемому присвоить значение Р_i ( )

2. Если Зн=1, то в следующей (i+1)-й операции уменьшаемому присвоить значение .

3. Сдвинуть влево на 1 разряд

Рис. 1.10. Комбинационная схема деления

Эти два правила определяют способ построения схемы, показанной на рис.1.10 и предназначенной для деления восьмиразрядного числа А на четырехразрядное число B. Индексы "1" принадлежат старшим разрядам чисел, а 8 и 4, соответственно, младшим. Отметим, что положение, занимаемое старшими разрядами, в схеме является фиксированным.

Схема содержит пять пятиразрядных вычитателей, описанных в разд. 1.2. Каждый разряд вычитателя обозначен SМ. Сигнал заема вычитателя (на выходе цепи распространения заема) определяет знак разности Зн. Линейка мультиплексоров MX "из 2-х в 1", управляемая сигналом Зн, осуществляет выбор очередного уменьшаемого "У". Сдвиг уменьшаемого достигается подключением выхода мультиплексора к старшему (на единицу) разряду следующего вычитателя. Частное получаем после инвертирования сигналов Зн. (Инверторы на схеме не показаны).

В заключение заметим, что приведенная схема предназначена для операндов фиксированной разрядности. В случае произвольной разрядности

ее следует рассматривать как устройство деления мантисс в операциях над нормализованными числами.

1.9. Тактируемая схема деления

Аппаратные затраты на создание схемы деления в двоичном коде можно существенно уменьшить, если вместо комбинационной использовать тактируемую схему (рис1.11). Для понимания устройства схемы необходимо детально изучить материал разд. 1.8., в особенности числовой пример, и усвоить правила формирования уменьшаемого и частного.

Схема рис.1.11а содержит: регистр RegA, в котором изначально размещается делимое А; регистр RegВ, содержащий делитель В; сдвиговый регистр RegR для накопления результата (частного); вычитатель SM(-); мультиплексор МХ, пропускающий на свой выход результат вычитания либо старшие разряды уменьшаемого (т.е. делимого А).

Сдвиговый регистр RegA строится на D-триггерах и состоит из двух секций: сдвигающей (на рисунке названа "сдвиг") и приемной ("прием"). Сдвигающая секция представляет собой обычный регистр сдвига. Приемная секция сдвигает на 1 разряд влево информацию, принимаемую от мультиплексора. Если мультиплексор пропускает информацию с входа n , то во всем RegA наблюдается обыкновенный сдвиг содержимого. Если же

проходит информация с входа m , то разряды приемной секции RegA заменяются значением разности (А-В), также сдвинутой на 1 разряд влево.

Под разностью (А-В) здесь и далее будем подразумевать результат вычитания В из старших разрядов А. Отметим, что исходно старший разряд делимого А располагается во второй ячейке RegA (первая отделена пунктиром), что позволяет осуществлять сдвиг операнда А, если вычитание дает отрицательный знак разности (Зн=1). Рассмотрим работу схемы.

После загрузки операндов А и В в соответствующие регистры на выходе вычитателя присутствует разность (А-В) и ее знак Зн, а на входе RegR -инвертированный сигнал Зн. С приходом синхроимпнльса С почти одновременно произойдут следующие события: в регистр RegR запишется сигнал (старший бит частного); содержимое сдвиговой секции регистра RegA продвинется на один разряд влево; в разряды приемной секции регистра RegA также со сдвигом влево будет передан результат вычитания от SM, если сигнал Зн=0, или старшие разряды А, если Зн=1. (Используя терминологию предыдущего раздела, заметим, что новое уменьшаемое,

появившееся в RegA по фронту С и обозначаемое как , равно разности ,при Зн=0 или предшествующему уменьшаемому , если Зн=1)

С окончанием импульса С происходит перенос информации с выходов Q на выходы P внутри ячеек D-триггеров в регистрах RegA и RegВ.

Таким образом, за некоторое число тактов, равное разности разрядности операндов А и В, в регистре RegR сформируется частное. Временные затраты на всю процедуру деления определяется произведением числа тактов на время выполнения одной операции вычитания, длительность которой зависит от разрядности делителя В